Claude Thibeault
Claude Thibeault
B.Ing. (UQAC), M.Sc.A., Ph.D. (École polytechnique)
Professeur
Département de génie électrique

ÉTUDIANTS RECHERCHÉS

(An English description appears below.)

Nous sommes présentement à la recherche de 2 stagiaires postdoctoraux, 5 candidats au PhD et 4 à la maîtrise, pour un nouveau projet sous la direction du professeur Claude Thibeault, en collaboration avec les professeurs François Gagnon et Yvon Savaria (École Polytechnique de Montréal). Ce projet porte sur le design, la vérification et le test d’une architecture cible asynchrone (de type “self-timed”), via l’adaptation d’un processeur ARM à ce type de synchronisme.

On y retrouve 4 objectifs spécifiques:

  • SO1. Élaborer et développer une stratégie de réduction de l’énergie consommée, couvrant plusieurs niveaux d’abstraction, incluant la compilation et les applications, pour tirer profit au maximum de l’architecture.
  • SO2. Poursuivre nos efforts dans l’élaboration et le développement de stratégies de test de haute qualité.
  • SO3. Explorer et exploiter la robustesse inhérente du type de synchronisme visé face aux phénomènes de vieillissement.
  • SO4. Concevoir, vérifier, fabriquer et tester deux prototypes d’un processeur ARM asynchrone, incluant certains nouveaux éléments et sous-systèmes; ces prototypes serviront de véhicules à la validation de la plupart des concepts élaborés dans le cadre des trois objectifs précédents.

Ce projet global est divisé en tâches, qui correspondent aux projets spécifiques des stagiaires postdoctoraux et des étudiants gradués.

Voici les tâches pour les 2 stagiaires postdoctoraux:

  • [PDF1]  Incluse dans SO1 (réduction d’énergie), cette tâche vise à explorer le gain potentiel d’optimisations ad hoc apportées à un compilateur, pour un processeur ARM asynchrone, en considérant l’architecture interne du processeur pour améliorer les performances et réduire la consommation de puissance.
  •  [PDF2]  Incluse dans SO3 (fiabilité), l’objectif de cette tâche est d’explorer le potentiel de l’architecture asynchrone proposée par rapport aux phénomènes de vieillissement, i.e. d’analyser théoriquement, de modéliser et de simuler le comportement de l’architecture proposée en présence de ces phénomènes, et valider le tout à l’aide d’expérimentations sur circuits FPGA.

Voici les tâches pour les 5 étudiants au PhD:
  • [PHD1]  Incluse dans SO1 (réduction d’énergie), cette tâche vise à explorer le potentiel de techniques de réduction d’énergie au niveau architectural, telles que la tension d’alimentation variable (Variable Supply Power, VSP), appliquées à une architecture asynchrone, afin de proposer des stratégies d’optimisation dans le contexte de charge de travail variable d’un processeur à cœur simple.
  • [PHD2]  Incluse dans SO1 (réduction d’énergie), cette tâche vise à explorer le potentiel de techniques de réduction d’énergie au niveau architectural, telles que la désactivation conditionnelle de la puissance (Power Gating, PG), appliquées à une architecture asynchrone, afin de proposer des stratégies d’optimisation dans le contexte de charge de travail variable d’un processeur à cœurs multiples.
  • [PHD3]  Incluse dans SO2 (test de haute qualité), cette tâche vise à développer davantage et à optimiser une nouvelle stratégie de test pour les pannes induisant des délais significatifs, ciblant les circuits asynchrones.
  • [PHD4]  Incluse dans SO2 (test de haute qualité), cette tâche vise à développer, pour des circuits asynchrones, des stratégies de test ciblant les défectuosités ne causant que de faibles délais, ainsi que des stratégies de test basées sur le courant.
  • [PHD5]  Incluse dans SO2 (test de haute qualité), cette tâche vise à développer une nouvelle stratégie logicielle de calibration en ligne pour les circuits asynchrones.

Voici les tâches pour les 4 étudiants à la maîtrise:
  • [MSC1]  Incluse dans SO1 (réduction d’énergie), l’objectif de cette tâche est de développer un modèle statique pour l’estimation hâtive des performances et des ressources au niveau application, faisant levier sur une infrastructure logicielle existante; cette infrastructure permet de prédire le débit de traitement et les ressources nécessaires d’un processeur pour la mise en œuvre de fonctions modélisées dans l’environnement Matlab. Cette infrastructure doit être adaptée à la nouvelle architecture ainsi qu’à l’estimation de l’énergie.
  • [MSC2]  Incluse dans SO1 (réduction d’énergie), cette tâche vise dans un premier à créer un espace de design pour la mise en œuvre sur le processeur cible de certains algorithmes utilisés en télécommunications, décrits en termes de performance, énergie, ressources requises, etc. Dans un deuxième temps, cette tâche vise à développer des stratégies d’optimisation adaptées à certains scénarios de contraintes d’utilisation.
  • [MSC5]  Incluse dans SO4 (prototypes), l’objectif de cette tâche est de concevoir et vérifier une unité asynchrone de contrôle de mémoire partagée (MMU, Memory Management Unit) pour processeurs à cœurs multiples.
  • [MSC6]  Incluse dans SO4 (prototypes), cette tâche vise à développer et mettre en œuvre une stratégie de vérification fonctionnelle pour modules asynchrones, à l’aide de circuits FPGA.

Pour plus d’information, contacter le professeur Claude Thibeault.


We need to recruit 2 postdoctoral fellows, 5 PhD and 4 master students for a new project led by Professor Claude Thibeault, in collaboration with Professors François Gagnon and Yvon Savaria (École Polytechnique de Montréal). This project is about the design, verification and test methodologies for a target self-timed architecture, through the adaptation of an available ISA, the ARM, to a fully self-timed paradigm.

It is divided in four specific objectives which are:

  • SO1. To elaborate and develop an energy saving strategy covering many levels of abstractions, including compilation and application, to fully take advantage of the proposed architecture.
  • SO2. To continue our efforts on the elaboration and the development of high quality test schemes.
  • SO3. To explore and exploit the inherent robustness of the target self-timed circuit to aging.
  • SO4. To design, verify, fabricate and test two IC prototypes of a self-timed version of an ARM processor, including some new key self-timed elements and subsystems; these prototypes will be used as vehicles to validate most concepts elaborated in previous three objectives.

The overall project is divided into tasks, corresponding to specific projects for postdoctoral fellows and graduate students.

Here are the tasks for the 2 postdoctoral fellows:

  • [PDF1]  Part of SO1 (energy saving) , this task aims at exploring the potential gain of ad hoc compiler optimization, for a self-timed processor materializing the standard ARM ISA, by taking into account the internal processor architecture to improve performances and reduce power consumption.
  • [PDF2]  Part of SO3 (reliability), the objective of this task is to explore the proposed self-timed architecture potential with respect to aging phenomena such as NBT, namely to theoretically analyze, model and simulate the behavior of the proposed architecture under these phenomena, and verify it through some burn-in experiments with FPGAs.

Here are the tasks for the 5 PhD students:

  • [PHD1]  Part of SO1 (energy saving) , this task aims at exploring the potential and costs of architectural level energy reduction techniques such as Variable Supply Power (VSP) when applied to a self-timed scheme, in order to propose optimization strategies in the context of variable workload with a single core processor.
  • [PHD2]  Part of SO1 (energy saving), the objective of this task is to explore the potential and costs of architectural level energy reduction techniques such as Power Gating (PG). when applied to a self-timed scheme, in order to propose optimization strategies in the context of variable workload with a multiple core processor.
  • [PHD3]  Part of SO2 (high quality tests), this task aims at further developing and optimizing a novel basic scan-based transient delay fault testing scheme, developed for self-timed circuits.
  •  [PHD4]  Part of SO2 (high quality tests), the objective of this task is to develop scan-based small defect delay testing as well as current-based testing strategies, for self-timed circuits.
  •  [PHD5]  Part of SO2 (high quality tests), this task aims at developing novel software-based on-line calibration techniques for self-timed circuits.


Here are the tasks for the 4 master students:

  • [MSC1]  Part of SO1 (energy saving) the objective of this task is to develop a static model for early performance and resource estimation at the application level, leveraging an existing framework. This framework allows predicting throughput and resources modeled in the Matlab environment. It has to be adapted to the new architecture as well as for energy consumption estimation.
  • [MSC2]  Part of SO1 (energy saving) this task aims first at creating a design space for some algorithms used in a typical application (telecommunications) running on the target self-timed processor, described in terms of performance (achievable throughput, bit error rate, etc.), energy, required resources, etc. Then, based on this design space, the objective is to devise optimization strategies under selected constrained scenarios.
  • [MSC5]  Part of SO4 (IC prototypes), the objective of this task is to design and verify a self-timed MMU (Memory Management Unit) for multi-core processors.
  • [MSC6]  Part of SO4 (IC prototypes), this task aims at developing and implementing a functional verification strategy for self-timed modules using one or a few FPGAs.


For further information, please contact Prof. Claude Thibeault.

  

Liste des plus importantes contributions à la recherche

 [PR1] Test et diagnostic de circuits intégrés intégrés basés sur le courant de consommation en régime permanent (IDDQ) : les résultats obtenus jusqu’ici ont démontré qu’il était possible d’étendre la vie utile de ce type de test et de diagnostic, dont l’efficacité décroît avec la réduction de la taille des transistors. Plusieurs articles de revues et de conférences ainsi que 4 brevets sont issus de ces travaux, qui ont été jusqu’à maintenant cités au moins 500 fois1 . Les 4 articles les plus cités ont été publiés à International Test Conference (ITC) en 1999 (90 citations1), à VLSI Test Symposium (VTS) en 1999 (82 citations1), à VTS’97 (67 citations1) et à ITC’98 (43 citations1). Dans leur livre intitulé «Essential of Electronic testing», Bushnell et Agrawal (fellow IEEE) consacrent une section complète à mes travaux, m’identifiant du même coup comme un pionnier dans le domaine.
 
[PR2] Méthodologie de design appliquée au traitement numérique du signal en général et au domaine des télécommunications en particulier : ces travaux auxquels j’ai participé ont mené à l’obtention d’un brevet pour le concept de multi-égalisation [BR10a] et à 4 articles, dont l’un portait sur une infrastructure de vérification multi-niveaux publié à DVCON’05 pour lequel nous avons reçu le Best Paper Award [C05A].

[PR3] Développement de technologies de radio logicielle pour la Canadian Marconi Corporation (maintenant Ultra-Electronique SCT) : ces travaux auxquels j’ai participé ont mené à la commercialisation de la première radio logicielle au monde en 2001, à des travaux de recherche subséquents (6 subventions majeures du CRSNG et de Prompt) et finalement à la création de la chaire de recherche CRSNG du professeur François Gagnon.

PR4] Création d’une nouvelle compagnie, ISR technologies : je suis un des 6 cofondateurs et maintenant actionnaire minoritaire de la compagnie qui développe des radios programmables définies par logiciel basées sur les circuits programmables de type FPGA. J’ai contribué à la propriété intellectuelle de la compagnie, contribution qui a mené au dépôt de cinq brevets pour lesquels je suis coauteur. Trois des brevets ont été accordés [BR04b, BR06a, BR07a]. En 2006, ISR s’est vue accordé le prestigieux "2006 Editor's Choice Awards" du magazine Portable Design pour son "JTRS SDR Kit", une radio programmable par logiciel qui utilise la reconfiguration partielle offerte par les circuits de type FPGA de la compagnie Xilinx.

[PR5] Traitement d’images vidéo en 3 dimensions : j’ai agi comme chercheur principal d’un projet ayant comme objectif la mise en œuvre du prototype d’une plate-forme programmable de traitement d’image vidéo pour la projection en 3 dimensions, utilisant la technologie des circuits programmables de type FPGA. Ce projet était en collaboration avec la compagnie Sensio. Ce prototype a constitué les versions alpha et beta de ce qui est devenu le premier produit de cette entreprise naissante, produit lancé au Consumer Electronic Show, Las Vegas, en janvier 2003, pour lequel la compagnie a reçu le prestigieux «CES design and engineering award». Deux brevets ont été accordés [BR09a, BR10b], qui sont, selon la compagnie, des éléments déterminants dans la mise en œuvre de la stratégie de vente sous licence de Sensio; le professionnel de recherche qui a participé à ces travaux sous ma supervision a été par la suite engagé par Sensio où il travaille toujours. 

¹ Le nombre de citations a été obtenu avec l'aide de Harzing' Publish or Perish, version 3, 19 mars 2011.
  

Liste des collaborateurs universitaires et des établissements

École de technologie supérieure : Professeurs François Gagnon, René Landry, Ammar Kouki, Jean-François Boland, Ghyslain Gagnon, Éric Granger et Maarouf Saad.
École Polytechnique de Montréal : Professeurs Yvon Savaria, Mohamad Sawan, Yves Audet et Guy Bois.
Université de Montréal : Professeur El Mostapha Aboulhamid.
Université du Québec à Montréal : Professeur Yves Blaquière.

  

Partenaires (passés et actuels) : Agences et industries

Agence Spatiale Canadienne, Bell, Bombardier Aéronautique, CAE Électronique, CMC Électronique, Domosys, DREO, Gennum, Hyperchip, ISR Technologies, Lockheed Martin, LogicVision, MDA Corporation, Nortel, Octasic, Sensio, Thales, Tundra Semiconductors, Ultra Electronics, Zensol.


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