Claude Thibeault

B.Ing. (UQAC), M.Sc.A., Ph.D. (École polytechnique)


Département de génie électrique
Bureau : A-2636
Téléphone :514 396-8669


claude.thibeault@etsmtl.ca



Accueil

Le professeur Thibeault est un expert dans le domaine de la microélectronique. Ses travaux de recherche portent notamment sur la conception, la vérification, la mise en œuvre, le test et le diagnostic de circuits intégrés et de systèmes. Il s'intéresse également à la modélisation du rendement des puces électroniques et aux stratégies de tolérance aux défectuosités. Ses divers projets de recherche lui ont permis de développer une solide expertise au niveau de la réalisation de prototypes et produits cilant les domaines des télécommunications sans fils, de la vidéo numérique et de la détection radar.
Le ministère de la Défense nationale du Canada, Lockheed Martin Canada Inc., Domosys, l'Agence Spatiale Canadienne, Hyperchip, Sensio, ISR Technologies, Ultra Electronics, ainsi que Octasic font partie de la liste des collaborateurs antérieurs et actuels. Le professeur Thibeault bénéficie aussi de subventions du CRSNG et du FQRNT pour ses recherches. Il est membre du Regroupement Stratégique en Microsystèmes du Québec (RESMNIQ) et du Laboratoire de communications et d’intégration de la microélectronique (LACIME) de l’ÉTS. Le professeur Thibeault est membre senior de l'IEEE.



Enseignement

COURS DE 1er CYCLE :
ELE740 Logique programmable VLSI

COURS DE 2e CYCLE :
SYS808 Technologies VLSI et ses applications




Expériences

Poste occupé Établissement Département Période
Professeur titulaire École de technologie supérieure Génie électrique 1998/06
Professeur agrégé École de technologie supérieure Génie électrique 1995/06 à 1998/06
Professeur adjoint École de technologie supérieure Génie électrique 1993/06 à 1995/06
Professeur adjoint Université du Québec à Montréal Mathématiques et informatique 1991/08 à 1993/06
Assistant de recherche École Polytechnique Génie électrique 1988/11 à 1989/02



Formation universitaire

Diplôme Institution Année
Baccalauréat Génie unifié Québec à Chicoutimi CANADA 1986
Maîtrise Génie électrique École Polytechnique CANADA 1988
Doctorat Génie électrique École Polytechnique CANADA 1991



Publications

PUBLICATIONS ET OEUVRES

Articles de revues avec comité de lecture (37) 

  • [RP16F]  GIARD, P., SARKIS, G., LEROUX, C., THIBEAULT, C., GROSS, W.J., «Low-Latency Software Polar Decoders », accepted for publication in Springer Journal on Signal Processing Systems, Sept. 2016. (CRSNG) 

  • [RP16E]  GIARD, P., BALATSOUKAS-STIMMING, A., SARKIS, G., THIBEAULT, C., GROSS, W.J., « Low-complexity polar decoders for low-rate codes », accepted for publication in Springer Journal on Signal Processing Systems, Sept. 2016. (CRSNG) 

  • [RP16D]  GIARD, P., SARKIS, G., THIBEAULT, C., GROSS, W.J., « Multi-Mode Unrolled Architectures for Polar Decoders », IEEE Transactions on Circuits & Systems I, vol. 63, no. 9, Sept. 2016. (CRSNG)

  • [RP16C]  SOUARI, A., THIBEAULT, C., BLAQUIÈRE, Y., VELAZCO, R. «Towards an Efficient SEU Effects Emulation on SRAM-Based FPGAs », accepted for publication in Elsevier Microelectronics Reliability, Sept. 2016. (CRSNG) 

  • [RP16B]  GHODBANE, A., SAAD, M., BOLAND, J.F HOBEIKA, C., THIBEAULT, C., « Design of a tolerant flight control system in response to multiple actuator control signal faults induced by cosmic rays », IEEE Transactions on Aerospace and Electronic Systems, vol. 52, no. 2, Feb. 2016. (CRSNG)

  • [RP16A]  SARKIS, G., GIARD, P., VARDY, A., THIBEAULT, C., GROSS, W., «Fast List Decoders for Polar Codes », IEEE Journal on Selected Areas in Comm.,vol 34, no 2, 2016, p. 318-328. (CRSNG)

  • [RP15C]  SARKIS, G., GIARD, P., VERDY, A., THIBEAULT, C., GROSS, W., «Fast List Decoders: for Polar Codes», accepté pour publication dans IEEE JOURNAL on Selected Areas in Comm. (Décembre 2015, CRSNG)

  • [RP15B]  GIARD, P., SARKIS, G., THIBEAULT, C., GROSS, W., «237 Gbit/s unrolled hardware polar decoder», Electronics Letters, vol. 51, no. 10, 2015, p. 762-763. (CRSNG)

  • [RP15A]  HOBEIKA C., THIBEAULT C., BOLAND J.F., «Functional Constraint Extraction from Register Transfer Level for ATPG », IEEE Trans. on VLSI Systems, vol. 23, no. 2, 2015, p. 407-412. (CRSNG)

  • [RP14F]  GHODBANE, A, SAAD, M., BOLAND, J.F. et THIBEAULT, C., «Applied actuator fault accommodation in flight control systems using fault reconstruction based FDD and SMC reconfiguration », International Journal of Computer, Information, Systems and Control Engineering, vol. 8, no. 7. p. 1044-1049, 2014.

  • [RP14E]  HOBEIKA C., THIBEAULT C., BOLAND J.F., «Functional Constraint Extraction from Register Transfer Level for ATPG», accepté pour publication dans IEEE Trans. on VLSI Systems, Fév. 2014. (CRSNG)

  • [RP14D]  HOQUE, K. A., MOHAMED, O.A., SAVARIA, Y., THIBEAULT, C., «Early Analysis of Soft Error Effects for Aerospace Applications Using Probabilistic Model Checking», Formal Techniques for Safety-Critical Systems, Springer, Jan. 2014. (CRSNG/CRIAQ/MDEIE/MITACS)

  • [RP14C]  TAZI F.Z., THIBEAULT, C., SAVARIA, Y., PICHETTE, S., AUDET, Y., «On Extra Delays affecting I/O blocks of an SRAM FPGA Due to Ionizing Radiations», IEEE Trans. on Nuclear Science, Vol. 61, No. 6, Dec. 2014, pp.3138-3145 (CRSNG, MDEIE, CRIAQ, MITACS); version étendue du poster présenté à IEEE NSREC 2014.

  • [RP14B]  DARVISHI, M., AUDET, Y., BLAQUIÈRE, Y., THIBEAULT, C., PICHETTE, S., TAZI F.Z., «Circuit Level Modeling of Extra Combinational Delays in SRAM-Based FPGAs Due to Transient Ionizing Radiation», IEEE Trans. On Nuclear Science, vol. 61, no 6, 2014, p. 3535-3542 (CRSNG, MDEIE, CRIAQ, MITACS); version étendue du poster presenté à IEEE NSREC 2014.

  • [RP14A]  SARKIS, G., GIARD, P., THIBEAULT, C., GROSS, W., «Fast Polar Decoders: Algorithm and Implementation », IEEE JOURNAL on Selected Areas in Comm.,vol 32, no 5, 2014, p. 946-957. (CRSNG)

  • [RP13C]  GAGNÉ, R., BELZILE, J., THIBEAULT, C., «A True Glitch Masking Circuitry», Electrical and Power Engineering Frontier, vol. 2, no. 4, Dec. 2013. (CRSNG)

  • [RP13B]  HOBEIKA, C., PICHETTE, S., GHODBANE, A., THIBEAULT, C., AUDET, Y., SAAD, M., BOLAND, J.F.,  «Flight Control Fault Models Based on SEU Emulation», SAE International Journal of Aerospace, Dec. 2013, available at: saeaero.saejournals.org/. (CRSNG, CRIAQ, MITACS, MDEIE)

  • [RP13A]  THIBEAULT, C., HARIRI, Y., HASAN, S.R., HOBEIKA, C., SAVARIA, Y., AUDET, Y., TAZI  F.Z., «A Library-Based Early Soft Error Rate Estimation Technique for SRAM-based FPGA Design», Journal of Electronic Testing: Theory and Applications, Springer, vol. 29, no. 4, 2013, p. 457-471. (CRSNG, CRIAQ, MITACS, MDEIE)

  • [RP12C]  TRENTIN, D., SAVARIA, Y., ZHU, G., THIBEAULT, C., «An AFDX Switch Fabric Hardware Core for Avionic Network Prototyping and Characterization», SAE International Journal of Aerospace, Oct. 2012, disponible sur: saeaero.saejournals.org/. (CRSNG)

  • [RP12B]  TREMBLAY, J.P., SAVARIA, Y., ZHU, G., THIBEAULT, C., BOUANEN. S., «A System Architecture for Smart Sensors Integration in Avionics Applications», SAE International Journal of Aerospace, Oct. 2012, disponible sur: saeaero.saejournals.org/. (CRSNG)

  • [RP12A]  THIBEAULT, C., PICHETTE, S., AUDET, Y., SAVARIA, Y., RUFENACHT, H. GLOUTNAY, E., BLAQUIÈRE, Y., MOUPFOUMA, F., BATANI, N., «On Extra Combinational Delays in SRAM FPGAs Due to Transient Ionizing Radiations», accepté à IEEE Trans. On Nuclear Science (CRSNG, MDEIE, CRIAQ, MITACS); version étendue de l’article accepté à IEEE NSERC2012.

  • [RP11C]  THIBEAULT, C., HARIRI, Y., HOBEIKA C., «Tester Memory Requirements and Test Application Time Reduction for Delay Faults with Digital Captureless Test Sensors», Journal of Electronic Testing: Theory and Applications, Springer, vol. 28, no.  2, 2012, p. 229-242. (CRSNG)

  • [RP11B]  DESPINS, C., et al., «Leveraging Green Communications For Carbon Emission Reductions: Techniques, Testbeds And Emerging Carbon Footprint Standards», IEEE Communications magazine, vol. 49, no. 8, Août 2011, p. 101-109. (PROMPT)

  • [RP11A]  THIBEAULT, C., HARIRI, Y., «CΔIDDQ: Improving Current-Based Testing and Diagnosis through Adapted Test Pattern Generation», IEEE Trans. on VLSI Systems, vol. 19, no. 1, janv. 2011. (CRSNG)

  • [RP09A]  GAGNÉ, R., BELZILE, J., THIBEAULT, C., «From Synchronous to GALS: A New Architecture for FPGAs», Microelectronics Journal, vol. 40, no. 11, 2009, p. 1657-1666. (CRSNG)


12 autres articles avant 2008.

 Autres contributions avec comité de lecture (114) 

  • [C16F]  GIARD, P., BALATSOUKAS-STIMMING, A., MÜLLER, T.C., BURG, A., THIBEAULT, C., GROSS, W.J., « A multi-Gbps unrolled hardware list decoder », in Asilomar Conf. on Signals, Syst., and Computers, Nov. 2016, to appear. (CRSNG)

  • [C16E]  AL-TERKAWI, O., SAVARIA, Y., THIBEAULT, C., « WeSPer: A flexible small delay defect quality metric», IEEE VTS, April 2016. (CRSNG)

  • [C16D]  TAZI F.Z., THIBEAULT, C., SAVARIA, Y., « Detailed Analysis of Radiation-Induced Delays on I/O Blocks of an SRAM-Based FPGA”, IEEE CCECE, May 2016, (CRSNG, MDEIE, CRIAQ, MITACS), invited session.

  • [C16C]  GIARD, P., SARKIS, G., BALATSOUKAS-STIMMING, A., FAN, Y., TSUI, C.Y., BURG, A., THIBEAULT, C., GROSS, W.J., « Hardware decoders for polar codes: an overview», in IEEE Int. Symp. on Circuits and Syst. (ISCAS), May 2016. (CRSNG)

  • [C16B]  FIORENTINO, M., SAVARIA, Y., THIBEAULT, C., GERVAIS, P. « A practical design method for prototyping self-timed processors using FPGAs», IEEE ISCAS, May 2016. (CRSNG)

  • [C16A]  HASHEMI, S.A., BALATSOUKAS-STIMMING, A., GIARD, P., THIBEAULT, C., GROSS, W.J., « Partitioned successive-cancellation list decoding of polar codes», in IEEE Int. Conf. on Acoustics, Speech, and Signal Process. (ICASSP), March 2016. (CRSNG)

  • [C15F]  GIARD, P., SARKIS, G., THIBEAULT, C., GROSS, W.J., « A 638 Mbps Low-Complexity Rate 1/2 Polar Decoder on FPGAs », IEEE Workshop on Signal Processing Systems, Hangzhou, China, Oct. 2015, p. 1-6 (CRSNG)

  • [C15E]  LÉONARD, M.A., BOLAND, J.F., JÉGO, C., THIBEAULT, C., « Towards Analysis of the Radiation Sensitivity of Digital Designs at High Level of Abstraction », SAE 2015 Aerospace Electronics and Avionics Systems Conference, Sept. 2015 (CRSNG/CRIAQ/MDEIE/MITACS)

  • [C15D]  SOUARI, A., THIBEAULT, C., BLAQUIÈRE, Y., VELAZCO, R. « An Automated Fault Injection for evaluation of LUTs Robustness in SRAM-based FPGAs », IEEE EWDTS, Sept. 2015 (CRSNG)  

  • [C15C]  SOUARI, A., THIBEAULT, C., BLAQUIÈRE, Y., VELAZCO, R. « Optimization of SEU emulation on SRAM FPGAs based on sensitiveness analysis », IEEE IOLTS, July. 2015, p. 36-39 (CRSNG) 

  • [C15B]  FIORENTINO, M., AL-TERKAWI, O., SAVARIA, Y., THIBEAULT, C., « Self-timed circuits FPGA implementation flow», IEEE NEWCAS, June 2015, p. 1-4. (CRSNG)

  • [C15A]  TRUDEAU, L.C., GAGNON, G., GAGNON, F., THIBEAULT, C., AWAD, T., MORRISSEY, D. « A Low-Latency, Energy-Efficient L1 Cache Based on a Self-Timed Pipeline », IEEE ASYNC, May 2015, p. 17-18. (CRSNG)

  • [C14G]  HOQUE, K. A., MOHAMED, O.A., SAVARIA, Y., THIBEAULT, C., « Probabilistic model checking based DAL analysis to optimize a combined TMR-blind-scrubbing mitigation technique for FPGA-based aerospace applications », Formal Methods and Models for Codesign (MEMOCODE), 2014 Twelfth ACM/IEEE International Conference on, Oct. 2014. (CRSNG/CRIAQ/MDEIE/MITACS)

  • [C14F]  GHODBANE, A., SAAD, M., BOLAND, J.F., THIBEAULT, C., « Sliding Mode Reconfigurable Control for Cosmic Rays Faults in Flight Systems», ASME Int. Mec. Emg. Congress and Expo., 2014, Nov, Montreal, Canada.

  • [C14E]  SARKIS, G., GIARD, P., VERDY, A., THIBEAULT, C., GROSS, W., «Increasing the speed of polar list decoders», IEEE Workshop on Signal Processing Systems, Oct. 2014, p. 1-6 (CRSNG)

  • [C14D]  JALLOUL, T., AJIB, W., YESTE-OJEDA, O.A., LANDRY R., THIBEAULT, C., «DME/DME navigation using a single low-cost SDR and sequential operation», IEEE DASC, Oct. 2014, (CRSNG). Best session paper award.

  • [C14C]  HOBEIKA C., PICHETTE S., LEONARD M.A., THIBEAULT C., BOLAND J.F., AUDET, Y., «Multi-abstraction level signature generation and comparison based on radiation single event upset», accepté à IEEE IOLTS 2014. (CRSNG/CRIAQ/MDEIE/MITACS)

  • [C14B]  GHODBANE, A., SAAD, M., BOLAND, J.F., THIBEAULT, C., «Cosmic rays fault accommodation in flight control systems using fault reconstruction based FDD and SMC reconfiguration», ICMICE 2014, July, Czech Republic.

  • [C14A]  GIARD, P., SARKIS, G., THIBEAULT, C. and GROSS, W.J., «Fast Software Polar Decoders», accepté à IEEE ICASSP, Florence, Italy, May 4-9, 2014. (CRSNG)

  • [C13G]  HOQUE, K. A., MOHAMED, O.A., SAVARIA, Y., THIBEAULT, C., «Early Analysis of Soft Error Effects for Aerospace Applications Using Probabilistic Model Checking», IEEE FTSCS 2013 Aerospace Electronics and Avionics Systems Conference, Oct. 2013. (CRSNG/CRIAQ/MDEIE/MITACS)

  • [C13F]  BOUANEN. S., THIBEAULT, C., SAVARIA, Y., TREMBLAY, J.P., ZHU, G., «Fault Tolerant Smart Transducer Interfaces for Safety-Critical Avionics Applications», IEEE DASC, Oct. 2013. (CRSNG)

  • [C13E]  TREMBLAY, J.P., SAVARIA, Y., THIBEAULT, C., BOUANEN. S., ZHU, G., «A Hardware Prototype for Integration, Test, and Validation of Avionic Networks», IEEE DASC, Oct. 2013. (CRSNG)  Best student paper award, Best session paper award.

  • [C13D]  HOBEIKA, C., PICHETTE, S., GHODBANE, A., THIBEAULT, C., AUDET, Y., SAAD, M., BOLAND, J.F., «Flight Control Fault Models Based on SEU Emulation», SAE 2013 Aerospace Electronics and Avionics Systems Conference, Sept. 2013. (CRSNG/CRIAQ/MDEIE/MITACS)

  • [C13C]  GHODBANE, A., SAAD, M., BOLAND, J.F., THIBEAULT, C., «Design of an Actuator Fault Tolerant Flight Control System Using Fault Detection and Diagnosis», SAE 2013 Aerospace Electronics and Avionics Systems Conference, Sept. 2013. (CRSNG/CRIAQ/MDEIE/MITACS)

  • [C13B]  ISMAILI, Z.E.A., NABKI, F., AJIB, W., THIBEAULT, C., «A 0.356.25 GHz Cognitive Radio Frequency Synthesizer Architecture», IEEE MWSCAS2013 (Aug. 2013. (CRSNG, CRIAQ)

  • [C13A]   ROBACHE, R. , BOLAND, J.-F., THIBEAULT, C., SAVARIA, Y., «A Methodology for System-level Fault Injection Based on Gate-level Faulty Behavior», IEEE NEWCAS2013, June 2013. (CRSNG, MDEIE, CRIAQ, MITACS)

  • [C12J]  THIBEAULT, C., LARCHE, J., «On the impact of multiple clock domains and intermodulation products on test», IEEE DATA2012, nov. 2012. (CRSNG)

  • [C12I]  GIARD, P., KADDOUM, G., GAGNON, F. THIBEAULT, C., «FPGA Implementation and Evaluation of Discrete-time Chaotic Generators Circuits», IECON 2012, oct. 2012.

  • [C12H]  TRENTIN, D., SAVARIA, Y., ZHU, G., THIBEAULT, C., «An AFDX Switch Fabric Hardware Core for Avionic Network Prototyping and Characterization», présenté à SAE 2012 Aerospace Electronics and Avionics Systems Conference, oct. 2012. (CRSNG)

  • C12G]  TREMBLAY, J.P., SAVARIA, Y., ZHU, G., THIBEAULT, C., BOUANEN, S., «A System Architecture for Smart Sensors Integration in Avionics Applications», présenté à SAE 2012 Aerospace Electronics and Avionics Systems Conference, oct. 2012. (CRSNG)

  • [C12F]  BOUANEN, M., GAGNON, F. KADDOUM, G., COUILLARD, D., THIBEAULT, C., « An LPI/LPD Design for Secure OFDM Systems», MILCOM2012, oct. 2012. (CRSNG)

  • [C12E]  LEDUC-PRIMEAU, F., RAYMOND, A. J., GIARD, P., THIBEAULT, C., GROSS, W., «High-Throughput LDPC Decoding Using The RHS Algorithm», DASIP2012, oct. 2012. (CRSNG)

  • [C12D]  NARSINGHANI J., AN H., HO H., THIBEAULT, C., LIU F., QUINN J., MALLARD R.E., «Implementation of design for test methodology in a mixed signal 3D stacked integrated circuit», présenté à IEEE VTS 2012, avril 2012.

  • [C12C]  JOLIVEAU, M., MOAZZAMI K., GENDREAU, M., GAGNON, F., THIBEAULT, C., «Recherche tabou itérée pour la conception de filtres numériques non-récursifs à faible consommation de puissance», ROADEF 2012, avril 2012.

  • [C12B]  THIBEAULT, C., PICHETTE, S., AUDET, Y., SAVARIA, Y., RUFENACHT, H. GLOUTNAY, E., BLAQUIÈRE, Y., MOUPFOUMA, F., BATANI, N. «On Extra Combinational Delays in SRAM FPGAs Due to Radiations», présenté à IEEE NSERC2012 , juillet 2012. (CRSNG/CRIAQ/MDEIE/MITACS)

  • [C12A]  GHODBANE, A., SAAD, M., BOLAND, J.F., THIBEAULT, C., «Fault Tolerant Flight Control System using EMMAE Method and Reconfiguration with Sliding Mode Technique», IEEE CCECE, mai 2012. (CRSNG/CRIAQ/MDEIE/MITACS)

  • [C11D]  IROBI, S., Al-ARS, Z., HAMDIOUI, S. THIBEAULT, C., «Testing for Parasitic Memory Effect in SRAMs», IEEE Asian Test Symposium, nov. 2011, p. 407-412. (CRSNG)

  • [C11C]  THIBEAULT, C., HARIRI, Y., KHALED, K., «Exploring CΔIDDQ Bridging Defect Diagnosis Capabilities», IEEE Silicon Debug & Diagnosis Workshop, sept. 2011, paper 4.2. (CRSNG)

  • [C11B]  JOLIVEAU, M., GENDREAU, M., GAGNON, F. THIBEAULT, C., «Low Power Non-Recursive Digital Filters with Unconstrained Topology». IEEE ECCTD, août 2011, p. 865-868.

  • C11A]  JOLIVEAU, M., GIARD, P., GENDREAU, M., GAGNON, F., THIBEAULT, C., «Design of Low Complexity Multiplierless Digital Filters With Optimized Free Structure Using a Population-Based Metaheuristic», IEEE ISSCS, juillet 2011, p. 1-4.

  • [C10A]  HOBEIKA, C., THIBEAULT, C., BOLAND, J.F., «Illegal State Extraction from Register Transfer Level», IEEE NEWCAS, juin 2010. (CRSNG)

 73 autres articles avant 2010.

Affiches présentées dans des conférences (7)

  • [AC14C]  TAZI, F.Z., THIBEAULT, C., SAVARIA, Y., PICHETTE, S., AUDET, Y., «On Delay Faults Affecting I/O Blocks of an SRAM-Based FPGA Due to Ionizing Radiations», accepté à IEEE NSREC 2014. (CRSNG/CRIAQ/MDEIE/MITACS)

  • [AC14B]  DARVISHI, M., AUDET, Y., BLAQUIÈRE, Y., THIBEAULT, C., «Circuit Level Modeling of Extra Combinational Delays in SRAM FPGAs Due to Transient Ionizing Radiation», accepté à IEEE NSREC 2014. (CRSNG/CRIAQ/MDEIE/MITACS)

  • [AC14A]  SOUARI, A., THIBEAULT, C., BLAQUIÈRE, Y., VELAZCO, R., «Towards a Realistic SEU Effects Emulation on SRAM Based FPGAs», accepté à IEEE NSREC 2014. (CRSNG/CRIAQ/MDEIE/MITACS)

  • [AC09A]  HOBEIKA, C., THIBEAULT, C., BOLAND, J.-F, «Utilisation des tests structurels dans la vérification fonctionnelle», 77ième congrès de l’ACFAS, colloque du RESMIQ : Microsystèmes innovateurs pour une meilleure qualité de vie, Ottawa, May 2009.

  • [AC09B]  GAGNÉ, R., BELZILE, J., THIBEAULT, C., «Émulation de composants asynchrones sur FPGA pour conception GAL», 77ième congrès de l’ACFAS, colloque du RESMIQ : Microsystèmes innovateurs pour une meilleure qualité de vie, Ottawa, May 2009.

  • [AC09C]  HOBEIKA, C., THIBEAULT, C., BOLAND, J.-F,  «Utilisation des tests structurels dans la vérification fonctionnelle», IEEE VLSI Test Symposium, Santa Cruz, Ca, May 2009. BEST STUDENT POSTER AWARD.

  • [AC08A]  GAGNÉ, R., BELZILE, J., THIBEAULT, C., «Jadis synchrone, bientôt GALS: L’hétérogénéité des architectures de FPGA», FETCH08, Montebello, January 2008. BEST THESIS AWARD.


 
BREVETS ET DROITS DE PROPRIÉTÉ INTELLECTUELLE

 Brevets obtenus (17)

  • [BR14a] US Patent 8,743,177, ROUTHIER, N., THIBEAULT, C., et al., « Process and system for encoding and playback of stereoscopic video sequences », November 2010. (Sensio)

  • [BR16a] CA Patent 2481423, ROUTHIER, N., THIBEAULT, C., « Système et procédé de codage de séquences vidéo stéréoscopiques », Jan. 2016. (CRSNG)

  • [BR14b] US Patent 8,804,842, ROUTHIER, N., THIBEAULT, C., et al., « Process and system for encoding and playback of stereoscopic video sequences », November 2010. (Sensio)

  • [BR13a] CA Patent 2580547, GAGNON, F., et al., « Multi-equalization method and apparatus », May 2013. (PROMPT)

  • [BR10c] CA Patent 2407766, THIBEAULT, C., « Système et procédé de test de circuit intégré VDDQ », juin 2010. (CRSNG)

  • [BR10b] US Patent 7,844,001, ROUTHIER, N., THIBEAULT, C., et al., « Process and system for encoding and playback of stereoscopic video sequences », November 2010. (Sensio)

  • [BR10a] US Patent 7,693,490, GAGNON, F., et al., « Multi-equalization method and apparatus », April 2010. (PROMPT)

  • [BR09b] US Patent 7,609,778, FECTEAU, K., THIBEAULT, C., et al., « Methods, apparatus, and systems for reducing interference on nearby conductors », October 2009. (Hyperchip)

  • [BR09a] US Patent 7,580,463, ROUTHIER, N., THIBEAULT, C., et al., « Process and system for encoding and playback of stereoscopic video sequences », August 2009. (Sensio)

  • [BR08a] CA Patent 2413518, THIBEAULT, C., « Système et méthode d'essai de circuits intégrés », novembre 2008. (CRSNG)

7 autres brevets obtenus avant 2008.

Brevet déposé (1)

1 demande de brevet US déposée en 2012.




Recherche

ÉTUDIANTS RECHERCHÉS

(An English description appears below.)

Nous sommes présentement à la recherche de 2 stagiaires postdoctoraux, 5 candidats au PhD et 4 à la maîtrise, pour un nouveau projet sous la direction du professeur Claude Thibeault, en collaboration avec les professeurs François Gagnon et Yvon Savaria (École Polytechnique de Montréal). Ce projet porte sur le design, la vérification et le test d’une architecture cible asynchrone (de type “self-timed”), via l’adaptation d’un processeur ARM à ce type de synchronisme.

On y retrouve 4 objectifs spécifiques:

  • SO1. Élaborer et développer une stratégie de réduction de l’énergie consommée, couvrant plusieurs niveaux d’abstraction, incluant la compilation et les applications, pour tirer profit au maximum de l’architecture.
  • SO2. Poursuivre nos efforts dans l’élaboration et le développement de stratégies de test de haute qualité.
  • SO3. Explorer et exploiter la robustesse inhérente du type de synchronisme visé face aux phénomènes de vieillissement.
  • SO4. Concevoir, vérifier, fabriquer et tester deux prototypes d’un processeur ARM asynchrone, incluant certains nouveaux éléments et sous-systèmes; ces prototypes serviront de véhicules à la validation de la plupart des concepts élaborés dans le cadre des trois objectifs précédents.

Ce projet global est divisé en tâches, qui correspondent aux projets spécifiques des stagiaires postdoctoraux et des étudiants gradués.

Voici les tâches pour les 2 stagiaires postdoctoraux:

  • [PDF1]  Incluse dans SO1 (réduction d’énergie), cette tâche vise à explorer le gain potentiel d’optimisations ad hoc apportées à un compilateur, pour un processeur ARM asynchrone, en considérant l’architecture interne du processeur pour améliorer les performances et réduire la consommation de puissance.
  •  [PDF2]  Incluse dans SO3 (fiabilité), l’objectif de cette tâche est d’explorer le potentiel de l’architecture asynchrone proposée par rapport aux phénomènes de vieillissement, i.e. d’analyser théoriquement, de modéliser et de simuler le comportement de l’architecture proposée en présence de ces phénomènes, et valider le tout à l’aide d’expérimentations sur circuits FPGA.

Voici les tâches pour les 5 étudiants au PhD:
  • [PHD1]  Incluse dans SO1 (réduction d’énergie), cette tâche vise à explorer le potentiel de techniques de réduction d’énergie au niveau architectural, telles que la tension d’alimentation variable (Variable Supply Power, VSP), appliquées à une architecture asynchrone, afin de proposer des stratégies d’optimisation dans le contexte de charge de travail variable d’un processeur à cœur simple.
  • [PHD2]  Incluse dans SO1 (réduction d’énergie), cette tâche vise à explorer le potentiel de techniques de réduction d’énergie au niveau architectural, telles que la désactivation conditionnelle de la puissance (Power Gating, PG), appliquées à une architecture asynchrone, afin de proposer des stratégies d’optimisation dans le contexte de charge de travail variable d’un processeur à cœurs multiples.
  • [PHD3]  Incluse dans SO2 (test de haute qualité), cette tâche vise à développer davantage et à optimiser une nouvelle stratégie de test pour les pannes induisant des délais significatifs, ciblant les circuits asynchrones.
  • [PHD4]  Incluse dans SO2 (test de haute qualité), cette tâche vise à développer, pour des circuits asynchrones, des stratégies de test ciblant les défectuosités ne causant que de faibles délais, ainsi que des stratégies de test basées sur le courant.
  • [PHD5]  Incluse dans SO2 (test de haute qualité), cette tâche vise à développer une nouvelle stratégie logicielle de calibration en ligne pour les circuits asynchrones.

Voici les tâches pour les 4 étudiants à la maîtrise:
  • [MSC1]  Incluse dans SO1 (réduction d’énergie), l’objectif de cette tâche est de développer un modèle statique pour l’estimation hâtive des performances et des ressources au niveau application, faisant levier sur une infrastructure logicielle existante; cette infrastructure permet de prédire le débit de traitement et les ressources nécessaires d’un processeur pour la mise en œuvre de fonctions modélisées dans l’environnement Matlab. Cette infrastructure doit être adaptée à la nouvelle architecture ainsi qu’à l’estimation de l’énergie.
  • [MSC2]  Incluse dans SO1 (réduction d’énergie), cette tâche vise dans un premier à créer un espace de design pour la mise en œuvre sur le processeur cible de certains algorithmes utilisés en télécommunications, décrits en termes de performance, énergie, ressources requises, etc. Dans un deuxième temps, cette tâche vise à développer des stratégies d’optimisation adaptées à certains scénarios de contraintes d’utilisation.
  • [MSC5]  Incluse dans SO4 (prototypes), l’objectif de cette tâche est de concevoir et vérifier une unité asynchrone de contrôle de mémoire partagée (MMU, Memory Management Unit) pour processeurs à cœurs multiples.
  • [MSC6]  Incluse dans SO4 (prototypes), cette tâche vise à développer et mettre en œuvre une stratégie de vérification fonctionnelle pour modules asynchrones, à l’aide de circuits FPGA.

Pour plus d’information, contacter le professeur Claude Thibeault.


We need to recruit 2 postdoctoral fellows, 5 PhD and 4 master students for a new project led by Professor Claude Thibeault, in collaboration with Professors François Gagnon and Yvon Savaria (École Polytechnique de Montréal). This project is about the design, verification and test methodologies for a target self-timed architecture, through the adaptation of an available ISA, the ARM, to a fully self-timed paradigm.

It is divided in four specific objectives which are:

  • SO1. To elaborate and develop an energy saving strategy covering many levels of abstractions, including compilation and application, to fully take advantage of the proposed architecture.
  • SO2. To continue our efforts on the elaboration and the development of high quality test schemes.
  • SO3. To explore and exploit the inherent robustness of the target self-timed circuit to aging.
  • SO4. To design, verify, fabricate and test two IC prototypes of a self-timed version of an ARM processor, including some new key self-timed elements and subsystems; these prototypes will be used as vehicles to validate most concepts elaborated in previous three objectives.

The overall project is divided into tasks, corresponding to specific projects for postdoctoral fellows and graduate students.

Here are the tasks for the 2 postdoctoral fellows:

  • [PDF1]  Part of SO1 (energy saving) , this task aims at exploring the potential gain of ad hoc compiler optimization, for a self-timed processor materializing the standard ARM ISA, by taking into account the internal processor architecture to improve performances and reduce power consumption.
  • [PDF2]  Part of SO3 (reliability), the objective of this task is to explore the proposed self-timed architecture potential with respect to aging phenomena such as NBT, namely to theoretically analyze, model and simulate the behavior of the proposed architecture under these phenomena, and verify it through some burn-in experiments with FPGAs.

Here are the tasks for the 5 PhD students:

  • [PHD1]  Part of SO1 (energy saving) , this task aims at exploring the potential and costs of architectural level energy reduction techniques such as Variable Supply Power (VSP) when applied to a self-timed scheme, in order to propose optimization strategies in the context of variable workload with a single core processor.
  • [PHD2]  Part of SO1 (energy saving), the objective of this task is to explore the potential and costs of architectural level energy reduction techniques such as Power Gating (PG). when applied to a self-timed scheme, in order to propose optimization strategies in the context of variable workload with a multiple core processor.
  • [PHD3]  Part of SO2 (high quality tests), this task aims at further developing and optimizing a novel basic scan-based transient delay fault testing scheme, developed for self-timed circuits.
  •  [PHD4]  Part of SO2 (high quality tests), the objective of this task is to develop scan-based small defect delay testing as well as current-based testing strategies, for self-timed circuits.
  •  [PHD5]  Part of SO2 (high quality tests), this task aims at developing novel software-based on-line calibration techniques for self-timed circuits.


Here are the tasks for the 4 master students:

  • [MSC1]  Part of SO1 (energy saving) the objective of this task is to develop a static model for early performance and resource estimation at the application level, leveraging an existing framework. This framework allows predicting throughput and resources modeled in the Matlab environment. It has to be adapted to the new architecture as well as for energy consumption estimation.
  • [MSC2]  Part of SO1 (energy saving) this task aims first at creating a design space for some algorithms used in a typical application (telecommunications) running on the target self-timed processor, described in terms of performance (achievable throughput, bit error rate, etc.), energy, required resources, etc. Then, based on this design space, the objective is to devise optimization strategies under selected constrained scenarios.
  • [MSC5]  Part of SO4 (IC prototypes), the objective of this task is to design and verify a self-timed MMU (Memory Management Unit) for multi-core processors.
  • [MSC6]  Part of SO4 (IC prototypes), this task aims at developing and implementing a functional verification strategy for self-timed modules using one or a few FPGAs.


For further information, please contact Prof. Claude Thibeault.

  

Liste des plus importantes contributions à la recherche

 [PR1] Test et diagnostic de circuits intégrés intégrés basés sur le courant de consommation en régime permanent (IDDQ) : les résultats obtenus jusqu’ici ont démontré qu’il était possible d’étendre la vie utile de ce type de test et de diagnostic, dont l’efficacité décroît avec la réduction de la taille des transistors. Plusieurs articles de revues et de conférences ainsi que 4 brevets sont issus de ces travaux, qui ont été jusqu’à maintenant cités au moins 500 fois1 . Les 4 articles les plus cités ont été publiés à International Test Conference (ITC) en 1999 (90 citations1), à VLSI Test Symposium (VTS) en 1999 (82 citations1), à VTS’97 (67 citations1) et à ITC’98 (43 citations1). Dans leur livre intitulé «Essential of Electronic testing», Bushnell et Agrawal (fellow IEEE) consacrent une section complète à mes travaux, m’identifiant du même coup comme un pionnier dans le domaine.
 
[PR2] Méthodologie de design appliquée au traitement numérique du signal en général et au domaine des télécommunications en particulier : ces travaux auxquels j’ai participé ont mené à l’obtention d’un brevet pour le concept de multi-égalisation [BR10a] et à 4 articles, dont l’un portait sur une infrastructure de vérification multi-niveaux publié à DVCON’05 pour lequel nous avons reçu le Best Paper Award [C05A].

[PR3] Développement de technologies de radio logicielle pour la Canadian Marconi Corporation (maintenant Ultra-Electronique SCT) : ces travaux auxquels j’ai participé ont mené à la commercialisation de la première radio logicielle au monde en 2001, à des travaux de recherche subséquents (6 subventions majeures du CRSNG et de Prompt) et finalement à la création de la chaire de recherche CRSNG du professeur François Gagnon.

PR4] Création d’une nouvelle compagnie, ISR technologies : je suis un des 6 cofondateurs et maintenant actionnaire minoritaire de la compagnie qui développe des radios programmables définies par logiciel basées sur les circuits programmables de type FPGA. J’ai contribué à la propriété intellectuelle de la compagnie, contribution qui a mené au dépôt de cinq brevets pour lesquels je suis coauteur. Trois des brevets ont été accordés [BR04b, BR06a, BR07a]. En 2006, ISR s’est vue accordé le prestigieux "2006 Editor's Choice Awards" du magazine Portable Design pour son "JTRS SDR Kit", une radio programmable par logiciel qui utilise la reconfiguration partielle offerte par les circuits de type FPGA de la compagnie Xilinx.

[PR5] Traitement d’images vidéo en 3 dimensions : j’ai agi comme chercheur principal d’un projet ayant comme objectif la mise en œuvre du prototype d’une plate-forme programmable de traitement d’image vidéo pour la projection en 3 dimensions, utilisant la technologie des circuits programmables de type FPGA. Ce projet était en collaboration avec la compagnie Sensio. Ce prototype a constitué les versions alpha et beta de ce qui est devenu le premier produit de cette entreprise naissante, produit lancé au Consumer Electronic Show, Las Vegas, en janvier 2003, pour lequel la compagnie a reçu le prestigieux «CES design and engineering award». Deux brevets ont été accordés [BR09a, BR10b], qui sont, selon la compagnie, des éléments déterminants dans la mise en œuvre de la stratégie de vente sous licence de Sensio; le professionnel de recherche qui a participé à ces travaux sous ma supervision a été par la suite engagé par Sensio où il travaille toujours. 

¹ Le nombre de citations a été obtenu avec l'aide de Harzing' Publish or Perish, version 3, 19 mars 2011.
  

Liste des collaborateurs universitaires et des établissements

École de technologie supérieure : Professeurs François Gagnon, René Landry, Ammar Kouki, Jean-François Boland, Ghyslain Gagnon, Éric Granger et Maarouf Saad.
École Polytechnique de Montréal : Professeurs Yvon Savaria, Mohamad Sawan, Yves Audet et Guy Bois.
Université de Montréal : Professeur El Mostapha Aboulhamid.
Université du Québec à Montréal : Professeur Yves Blaquière.

  

Partenaires (passés et actuels) : Agences et industries

Agence Spatiale Canadienne, Bell, Bombardier Aéronautique, CAE Électronique, CMC Électronique, Domosys, DREO, Gennum, Hyperchip, ISR Technologies, Lockheed Martin, LogicVision, MDA Corporation, Nortel, Octasic, Sensio, Thales, Tundra Semiconductors, Ultra Electronics, Zensol.